hrvatski

Izvedba dekodera procesora

Razvijen je referentni i fizički ostvariv model dekodera procesora, te pripadajućeg upravljačkog sklopovlja. Analizirani su pojedini moduli postojećeg stogovnog procesora, te procijenjena opravdanost njihove ugradnje u zadani procesor. Napravljene su izmjene na postojećem sklopovlju, odnosno razvijeno novo sklopovlje. Razvijeno je također i odgovarajuće ispitno okruženje, provedena simulacija, te izrađena dokumentacija. Modele su razvijeni u jeziku VHDL, te optimirani za implementaciju na programabilnim logičkim poljima familije SpartanII proizvođača Xilinx. Posebna pažnja poklonjena je smanjenju broja ćelija potrebnih za implementaciju.

Java procesor; strukturni model; instrukcijski dekoder; instrukcijski registar; Xilinx FPGA

nije evidentirano